1　引　言

在集成電路設(shè)計技術(shù)已進(jìn)入第四代的今天，一個電子系統(tǒng)或分系統(tǒng)可以完全集成在一個芯片之上，即系統(tǒng)芯片（SOC）集成。隨著設(shè)計規(guī)模增大、電路性能的提高和設(shè)計的復(fù)雜度大大增加，相應(yīng)地，對設(shè)計方法學(xué)提出了更高的要求。

傳統(tǒng)的芯片設(shè)計中，只考慮了門本身的延遲，互連引起的延遲忽略不計，也正因如此，傳統(tǒng)的設(shè)計流程可分為邏輯設(shè)計與物理實現(xiàn)兩個相互獨(dú)立階段，芯片的設(shè)計考慮較簡單。隨著晶體管尺寸的降低，門的速度越來越快，限制電路性能提高的主要因素不再是開關(guān)速度，而是互連延遲。時鐘頻率越高，互連線作為扇出負(fù)載引起的延遲在整個時序預(yù)算中所占的比例越大。深亞微米設(shè)計范圍中互連延遲占總延遲的60％～70％，因此精確地計算這部分延遲在芯片設(shè)計中是十分重要的。同時高性能電路使得所有時序的容差都非常小，也對精確定位電路各部分的延遲模型提出了更高的要求。另一方面，由于EDA(電子設(shè)計自動化)工具實現(xiàn)過程中互連延遲信息只有在物理實現(xiàn)后才能得到，而在深亞微米芯片設(shè)計中，只有用實際的布圖拓?fù)湫畔⒓s束邏輯設(shè)計，才能得到準(zhǔn)確的時序。因此，為了提高芯片的設(shè)計效率，縮短設(shè)計周期，片上系統(tǒng)芯片設(shè)計（往往采用深亞微米工藝）必須克服傳統(tǒng)設(shè)計方法中前端設(shè)計和后端設(shè)計相互分離的弊病。

另外，由于以往流行的動態(tài)時序驗證是在驗證功能的同時驗證時序，需要輸入向量作為激勵。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長，驗證所需時間占到整個設(shè)計周期的50%，且這種方法難以保證足夠的覆蓋率，因而對片上系統(tǒng)芯片設(shè)計已成為設(shè)計流程的瓶頸，所以必須有更有效的時序驗證技術(shù)取代之。

2　片上系統(tǒng)芯片的設(shè)計流程

片上系統(tǒng)集成中越來越多地采用DSP或CPU核的設(shè)計方法，得到了世界各國EDA專家、學(xué)者的高度重視。SOC的設(shè)計涉及到算法、軟件和硬件三方面問題。軟硬件協(xié)同設(shè)計技術(shù)允許在設(shè)計早期進(jìn)行軟件和硬件的測試，及早地發(fā)現(xiàn)設(shè)計問題，因而成為當(dāng)前的研究熱點。但在系統(tǒng)層次上的軟硬件協(xié)同設(shè)計方法仍有待于進(jìn)一步深入研究。因為按現(xiàn)有的一般軟硬件協(xié)同設(shè)計方法，在確定系統(tǒng)結(jié)構(gòu)并完成軟硬件的劃分之后，用行為模型、RTL級硬件語言描述和數(shù)據(jù)通道合成的方法來完成硬件設(shè)計，用手工匯編和編譯器來實現(xiàn)軟件，系統(tǒng)重要參數(shù)則通過對該軟硬件劃分的協(xié)同模擬獲得。因此系統(tǒng)結(jié)構(gòu)的確定十分關(guān)鍵，但由于系統(tǒng)模型的多樣性，人們不可能窮盡所有可能情況，也無法在系統(tǒng)級建立一個良好的模型設(shè)計策略。這樣，較低層次的軟硬件優(yōu)化結(jié)果就難以保證完全符合整個系統(tǒng)優(yōu)化的目標(biāo)。對于高層次的自動化綜合，一般自動化工具所采用的方法是首先根據(jù)系統(tǒng)的功能說明建立一個控制數(shù)據(jù)流圖，然后通過調(diào)度和定位得到一條合適的數(shù)據(jù)路徑。對于操作數(shù)量較低，芯片上功能單元較少的系統(tǒng)來說，該方法比較有效。但是對于諸如MPEG編碼器的系統(tǒng)芯片，由于其操作量十分巨大，片上功能單元可能有數(shù)十個，在如此之多的操作和單元之間進(jìn)行硬件的調(diào)度與映射，根本不可能利用完全自動化的方法實現(xiàn)，此外，在自動化驗證流程中，軟件的仿真時間也很長。因此，對復(fù)雜度較高的片上系統(tǒng)設(shè)計必須在更高抽象層次上開發(fā)軟硬件協(xié)同設(shè)計策略。

片上系統(tǒng)在EDA工具上的實現(xiàn)流程也相應(yīng)地變得更復(fù)雜了。隨著特征尺寸的縮小，器件本身延遲不斷減少（0.1um CMOS電路，典型門延遲為11.8ps）。同時，由于每單位長度的互連線電阻隨著特征尺寸的縮小而不斷變大，因此由互連線電阻和線電容引起的線延遲不斷變大，在0.35um以下時，互連延遲甚至可達(dá)信號延遲的90％。因此，對于片上系統(tǒng)芯片在EDA工具上實現(xiàn)時，進(jìn)行前端設(shè)計的同時必須考慮布圖后互連的影響。(責(zé)任編輯：admin)